AIDA GELINA BRIKEN nToF CRIB ISOLDE CIRCE nTOFCapture DESPEC DTAS EDI_PSA 179Ta CARME StellarModelling DCF K40 MONNET
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  Draft   Fri Jan 23 08:00:42 2026 MA, BAWed 12 May 00:00-08:00

 

引用:

03:12系统检查

附件 1:当前

附件2:温度

附件3:费率

 

   
时钟状态测试结果:通过 16 项,失败 0 项

状态理解如下
:状态位 3:固件 PLL(用于从外部时钟生成时钟)未锁定;
状态位 2:始终为逻辑“1”
;状态位 1:LMK3200(2) PLL 和时钟分配芯片未锁定到外部时钟;
状态位 0:LMK3200(1) PLL 和时钟分配芯片未锁定到外部时钟。
如果所有这些位都未设置,则固件运行不可靠。

   
校准测试结果:通过 16 项,未通过 0 项

如果任何模块校准失败,请检查时钟状态并打开 FADC 校准和控制浏览器页面,重新运行该模块的校准。

   
         基准电流差值
aida05 故障 0x36ca : 0x36cb : 1  
白兔错误计数器测试结果:通过 15,失败 1

状态报告的含义如下:-
状态位 3:White Rabbit 解码器检测到接收到的数据有误;
状态位 2:固件记录了 WR 错误,时间戳未重新加载;
状态位 0:White Rabbit 解码器报告无法确定来自 WR 的时间戳信息。

 

   
             基准电流差值
aida13 故障 0xa : 0xf : 5  
FPGA 时间戳错误计数器测试结果:通过 15,失败 1。
如果这些计数中有任何一项被报告为错误,则
表示 ASIC 读取系统检测到了时间滑移。
也就是说,从 FIFO 读取的时间戳不比上一次读取的时间戳更新。

   
返回 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0  
内存(KB) : 4 8 16 32 64 128 256 512 1k 2k 4k
aida01 : 22 5 7 2 1 2 2 3 3 3 6 : 36464
aida02 : 9 8 3 3 1 4 1 2 4 3 6 : 36916
aida03 : 5 2 6 2 0 3 2 3 3 3 6 : 36420
aida04 : 6 5 2 3 4 4 2 3 3 3 6 : 36800
aida05 : 17 6 6 2 2 4 1 3 2 4 6 : 37524
aida06 : 7 12 3 4 3 3 1 3 3 3 6 : 36460
aida07 : 17 11 5 1 3 3 3 2 3 3 6 : 36428
aida08 : 3 5 0 1 4 2 2 4 2 3 6 : 35924
aida09 : 27 6 4 2 0 2 2 2 3 3 6 : 35868
aida10 : 16 11 8 0 2 2 1 3 2 4 6 : 37272
aida11 : 15 2 2 3 1 4 3 4 2 3 6 : 36364
艾达12 : 1 6 4 3 1 3 2 4 2 3 6 : 35988
aida13 : 22 14 10 2 4 2 2 4 2 3 6 : 36264
aida14 : 26 10 4 3 2 1 1 3 3 3 6 : 36184
aida15 : 14 2 3 2 2 4 1 2 3 3 6 : 35896
aida16 : 7 5 4 0 2 4 2 3 2 3 6 : 35588

06:10 DSSD1 率高!

附件 4

我给老公打了电话,他起来就来修好了 :)

据他所说,问题出在澳大利亚证券与投资委员会(ASIC)的某个部门:

其中一台ASIC HEC芯片运行异常!强制ASIC芯片检查其设置,使其恢复正常(见附件9)。此操作大约在06:35完成。

 

07:03 系统检查

附件 5 频谱速率

附件 6 电压

附件 7 费率

附件 8 温度

系统时钟一切正常,除了

白兔

 基准电流差值
aida05 故障 0x36ca : 0x36cb : 1  
白兔错误计数器测试结果:通过 15,失败 1

状态报告的含义如下:-
状态位 3:White Rabbit 解码器检测到接收到的数据有误;
状态位 2:固件记录了 WR 错误,时间戳未重新加载;
状态位 0:White Rabbit 解码器报告无法确定来自 WR 的时间戳信息。

FPGA

 基准电流差值
aida13 故障 0xa : 0x14 : 10  
FPGA 时间戳错误计数器测试结果:通过 15,失败 1。
如果这些计数中有任何一项被报告为错误,则
表示 ASIC 读取系统检测到了时间滑移。
也就是说,从 FIFO 读取的时间戳不比上一次读取的时间戳更新。

 

 

  Draft   Wed Jan 7 02:21:13 2026 BA, AASaturday 14 May

 

Quote:

FEE64 module aida09 global clocks failed, 6
 Clock status test result: Passed 13, Failed 1

Understand status as follows
Status bit 3 : firmware PLL that creates clocks from external clock not locked
Status bit 2 : always logic '1'
Status bit 1 : LMK3200(2) PLL and clock distribution chip not locked to external clock
Status bit 0 : LMK3200(1) PLL and clock distribution chip not locked to external clock
If all these bits are not set then the operation of the firmware is unreliable

 

FEE64 module aida02 failed
FEE64 module aida06 failed
FEE64 module aida09 failed
FEE64 module aida10 failed
FEE64 module aida13 failed
Calibration test result: Passed 9, Failed 5

If any modules fail calibration , check the clock status and open the FADC Align and Control browser page to rerun calibration for that module

 

White Rabbit error counter test result: Passed 14, Failed 0

Understand the status reports as follows:-
Status bit 3 : White Rabbit decoder detected an error in the received data
Status bit 2 : Firmware registered WR error, no reload of Timestamp
Status bit 0 : White Rabbit decoder reports uncertain of Timestamp information from WR

 

FPGA Timestamp error counter test result: Passed 14, Failed 0
If any of these counts are reported as in error
The ASIC readout system has detected a timeslip.
That is the timestamp read from the time FIFO is not younger than the last

 

ELOG V3.1.3-7933898