AIDA GELINA BRIKEN nToF CRIB ISOLDE CIRCE nTOFCapture DESPEC DTAS EDI_PSA 179Ta CARME StellarModelling DCF K40
  DESPEC, Page 18 of 37  ELOG logo
Entry  Fri Oct 29 10:49:01 2021, OH, Noise tests - 28th October -29th October 24x
Plan for the day was to connect a mechanical ground to the FEEs connected to DSSD0 1, 2, 3, 4, 9, 10, 11 and 12

This was done by connecting thick copper cable to the mechanical ground wires on the AIDA frame (These ground wires are connected to the platform ground
Entry  Wed Oct 27 15:12:50 2021, OH, NH, Noise tests - 27th October 6x
 Began by installing the triple.
Only the upstream detector was connected to the FEEs the downstream detector cables were left loose. The two detectors are isotolated though.
Entry  Thu Oct 21 09:33:08 2021, OH, Noise tests - 21st Oct 2021 211021_0951_fee8_x8L.png211021_0953_fee14waveform_zoom.png211021_0956_fee14_waveform.png211021_0957_fee8_x8L.png211021_0959_fee8_waveform_zoom.png
Pulser was left on overnight with the bias filters on
First plot is FEE14 not FEE8
Entry  Mon Apr 15 09:23:43 2024, CC, JB, HMA, TD, Noise in AIDA when connecting BB7 13x
9:40 started up AIDA. TEMP OK. Noise condition same as Saturday. Attachments 1-3.

9:56 BB7 premaps connected but not powered. Attahcment 4.

10:20 BB7 Preamps powered. Attachment 5.
Entry  Mon May 16 17:23:27 2022, TD, NewMerger stats Screenshot_from_2022-05-16_18-17-10.pngScreenshot_from_2022-05-16_18-17-50.pngScreenshot_from_2022-05-16_18-18-24.pngScreenshot_from_2022-05-16_18-20-02.png
 
Entry  Mon May 20 13:33:06 2019, NH, New Merger/MBS Test Runs 8x
New merger has been worked on by VP which fixes the timewarp issues and MBS integration.

Currently no WAVE capture is supported, VP will re-add WAVE histogramming for startup testing.

10.05.2019 - Pulser walkthrough
    Reply  Tue Aug 13 13:55:45 2019, NH, New Merger/MBS Test Runs 6x
AIDA Finally working again so can test VP's added WAVE histogramming mode.

Fig 1. Waveforms for FEE12 ASIC 1. Sample rate = 10, Threshold = 10500
n.b. lots of "blank" wave channels for unknown reason, all low-energy channels show pulser so it's not a DSSD signal problem?
Entry  Wed Mar 18 18:02:37 2020, PJCS, New Firmware loaded in all FEE64s 
Loaded new frimware into all 12 FEE64s in the system. IWR_Dec19_4.bin 

Booted ok after power-cycle.  

RESET/SETUP/GO all fine.
Entry  Wed Nov 27 16:33:50 2019, NH, New Bias & Waveforms waves_new_odd.pngwaves_new_even.png
HV core (-160 V) now attached to bottom 3 FEEs (with grounded kapton)

DSSDs bias OK, leakages unchanged

No appreciable change in waveforms
Entry  Thu Aug 31 15:24:56 2023, NH, New AIDA MBS PC 
The AIDA MBS FDR will be x86l-119 from now on, not x86l-94

the MBS relay and startup scripts will be changed for this
Entry  Wed Dec 11 14:46:21 2024, TD, JB, CC, MP, Mounting of AIDA, bPlast and BB7 for test 20241211_161837.jpg20241211_161833.jpg20241211_161830.jpg20241211_161820.jpg
Snout assembled for detector position and timing test.

The planned test is to use a BGO with a 22-Na source and the implantation stack to characterise the timing and position of back-to-back 511 keV
events (proxy for mock beta decay event).
Entry  Thu Mar 14 13:00:23 2024, JB, NH, MA, AM, GA, Mounting and biasing DSSD 2 
new Downstream DSSD2: 3208-2/3208-5/3208-8

Covered with black cloth.
Entry  Thu Mar 14 12:13:17 2024, JB, NH, MA, Mounting and biasing DSSD 1 
Upstream bPlast mounted

new Upstream DSSD: 3208-2/3208-5/3208-8
Entry  Mon Apr 1 08:50:35 2019, CA, TD, Monday April 1st 2019 - BEAM START 18x
09.28 System wide checks - aida06 global clock failure (check clock status)

                         - aida02 , aida04, aida06 fail calibration (ADC calibration)
Entry  Mon May 9 08:36:23 2022, TD, NH, Monday 9 May 31x

09.32 Re-start AIDA
Entry  Mon Mar 8 17:02:38 2021, CA, Monday 8th March 18:00 - 00:00 12x
18:00 ASIC settings 2019Dec19-16.19.51
      DSSSD#1 slow comparator 0xa
      DSSSD#2 slow comparator 0xa
Entry  Mon Mar 8 07:02:17 2021, CA, LS, Monday 8th March 08:00 - 17:00 24x
08:00 ASIC settings 2019Dec19-16.19.51
      DSSSD#1 slow comparator 0xa
      DSSSD#2 slow comparator 0xa
Entry  Sun Mar 7 23:13:50 2021, OH, Monday 8th March 13x
00:00 ASIC settings 2019Dec19-16.19.51
      DSSSD#1 slow comparator 0xa
      DSSSD#2 slow comparator 0xa
Entry  Mon Apr 8 16:39:00 2024, JB, CC, TD, Monday 8 April 11x

17.32 Power and detector bias cycle
Entry  Mon Jun 7 10:33:48 2021, TD, Monday 7 June 9x
11.30 DAQ continues OK - file S496/R32_144
      alpha background
ELOG V3.1.3-7933898